硅基電子器件面臨的核心挑戰(zhàn)是尺寸微縮的極限——當(dāng)硅厚度降至納米級(jí)時(shí)，載流子散射會(huì)導(dǎo)致晶體管性能急劇惡化。原子級(jí)厚度的二維（2D）半導(dǎo)體即使在亞納米尺度仍能保持電學(xué)特性，并具備單片三維（3D）集成的潛力。本文探討了以2D半導(dǎo)體作為新型溝道材料的戰(zhàn)略轉(zhuǎn)型，從學(xué)術(shù)與工業(yè)視角分析了溝道材料、金屬接觸與柵極介電集成的技術(shù)趨勢(shì)，并展望了2D半導(dǎo)體晶體管工業(yè)化及3D集成的未來(lái)前景。
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圖 1 | 柵極長(zhǎng)度和晶體管密度的歷史演變與國(guó)際器件與系統(tǒng)路線圖（IRDS）設(shè)定的路線圖對(duì)比繪制。
a, 從傳統(tǒng)（尺寸）縮放向功能縮放的轉(zhuǎn)變使摩爾定律延續(xù)至今。為實(shí)現(xiàn) 2030 年后摩爾定律的延續(xù)，邏輯器件需要像存儲(chǔ)器器件那樣變得三維化[12,93]。
b, 過(guò)去十年中基于二維過(guò)渡金屬硫化物（2D TMD）晶體管的重大技術(shù)突破[21–23,26,27,34–36,38,40,54,58–60,64,67,68,94–109]。
UHV：超高真空；UV-O3：紫外-臭氧；BEOL：后端工序。
橫坐標(biāo)軸上的標(biāo)簽 LAB 和 FAB 分別指代進(jìn)行二維半導(dǎo)體基礎(chǔ)研究的研究實(shí)驗(yàn)室和實(shí)現(xiàn)二維半導(dǎo)體商業(yè)化的制造工廠。
解析
這段文字是科技論文中一個(gè)圖的說(shuō)明（Caption），主要包含兩部分信息：
1、圖的核心內(nèi)容 (a, b)：
*圖 1a： 展示了半導(dǎo)體晶體管兩個(gè)關(guān)鍵參數(shù)（柵極長(zhǎng)度和晶體管密度）隨時(shí)間的發(fā)展歷史，并與權(quán)威機(jī)構(gòu) IRDS 制定的未來(lái)發(fā)展路線圖進(jìn)行了對(duì)比。
· *核心觀點(diǎn)： 半導(dǎo)體工藝從單純縮小器件尺寸（傳統(tǒng)/尺寸縮放）轉(zhuǎn)向更復(fù)雜的方法優(yōu)化器件性能和功能（功能縮放），這成功維持了摩爾定律至今。文章預(yù)測(cè)并提出要求：為了在 2030 年之后繼續(xù)維持摩爾定律，邏輯器件（如CPU、GPU中的晶體管）需要采用三維結(jié)構(gòu)集成，就像存儲(chǔ)器（如3D NAND Flash）已經(jīng)實(shí)現(xiàn)的那樣。
· *圖 1b： 聚焦于 二維過(guò)渡金屬硫化物 (2D TMD) 晶體管技術(shù)。它列出了過(guò)去十年（約 2013-2023）中，為實(shí)現(xiàn)基于這種新型材料的晶體管所取得的一系列關(guān)鍵性技術(shù)突破。大量文獻(xiàn)引用（21–23, 26, 27 等）標(biāo)明了這些突破的來(lái)源。
2、術(shù)語(yǔ)縮寫(xiě)說(shuō)明：
· *UHV: 超高真空 (Ultrahigh Vacuum) - 常用于高質(zhì)量材料生長(zhǎng)或精密加工的環(huán)境。
· *UV-O3: 紫外-臭氧 (Ultraviolet–Ozone) - 一種表面清潔和處理技術(shù)。
· *BEOL: 后端工序 (Back End Of Line) - 半導(dǎo)體制造中，在晶體管（前端工序 FEOL）制造完成后，進(jìn)行金屬互連層制造和封裝的階段。
3、坐標(biāo)軸標(biāo)簽說(shuō)明 (x軸)：
· LAB: 指代研究實(shí)驗(yàn)室 (Laboratories)。這里特指那些專注于二維半導(dǎo)體基礎(chǔ)科學(xué)研究和技術(shù)探索的機(jī)構(gòu)。
· FAB: 指代制造工廠 (Fabrication facilities)。這里特指那些致力于將二維半導(dǎo)體技術(shù)商業(yè)化、量產(chǎn)化的晶圓廠。
這段圖注文字清晰地勾勒了圖1想要傳達(dá)的信息：
· *宏觀趨勢(shì) (a)： 半導(dǎo)體技術(shù)通過(guò)從“尺寸縮放”轉(zhuǎn)向“功能縮放”維持了摩爾定律，未來(lái)（2030年后）的邏輯器件需要走向“三維化”延續(xù)摩爾定律。
· *具體技術(shù)進(jìn)展 (b)： 在實(shí)現(xiàn)未來(lái)技術(shù)（特別是基于2D TMD材料的三維器件）的道路上，過(guò)去十年在材料生長(zhǎng)、工藝處理等方面取得了顯著的技術(shù)突破，正處于從實(shí)驗(yàn)室研究 (LAB) 向商業(yè)化制造 (FAB) 推進(jìn)的關(guān)鍵階段。
· *圖表要素解釋： 定義了圖中使用的關(guān)鍵縮寫(xiě)（UHV, UV-O3, BEOL）和坐標(biāo)軸標(biāo)簽的含義（LAB vs FAB）。
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圖2 | 基于二維過(guò)渡金屬硫化物（2D TMD）的多片層場(chǎng)效應(yīng)晶體管（FET）簡(jiǎn)化工藝流程
a. 基于2D TMD的多片層FET制造流程示意圖。流程圖中步驟3的標(biāo)簽"STI"代表淺溝槽隔離。
b–d. 制造過(guò)程中的核心挑戰(zhàn)：
· (b) 晶圓級(jí)單晶生長(zhǎng)與精確層控：需在非晶氧化物基底上實(shí)現(xiàn)低溫晶圓級(jí)單晶2D材料生長(zhǎng)，以形成單晶2D材料多通道片層；
· (c) 高選擇性無(wú)損蝕刻：在2D材料表面實(shí)現(xiàn)橫向虛擬生長(zhǎng)緩沖氧化層的高選擇性、無(wú)損傷凹槽蝕刻；
· (d) 可靠原子層沉積（ALD）：在氧化物或2D材料表面實(shí)現(xiàn)選擇性、保形性的氧化物/金屬ALD沉積（確保高選擇性且不損傷2D材料），以形成源漏（S/D）接觸與柵極堆疊。
技術(shù)解析
1. 工藝流程要點(diǎn)
淺溝槽隔離（STI）：用于步驟3的電學(xué)隔離，防止晶體管間漏電流，是硅基工藝中的成熟技術(shù)。
多片層結(jié)構(gòu)核心：通過(guò)堆疊多個(gè)2D材料通道層（b）提升器件密度，延續(xù)摩爾定律的三維化趨勢(shì)。
2. 三大制造挑戰(zhàn)
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挑戰(zhàn)方向 |
技術(shù)需求 |
關(guān)鍵難點(diǎn) |
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晶圓級(jí)單晶生長(zhǎng)（b） |
低溫（兼容后端工藝）、非晶基底成膜、層數(shù)精確控制 |
低溫下維持單晶質(zhì)量，避免高溫?fù)p傷下層結(jié)構(gòu)14 |
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選擇性蝕刻（c） |
僅蝕刻緩沖氧化物而不損傷單原子層2D材料 |
蝕刻化學(xué)劑/工藝需超高選擇性，防止2D材料缺陷 |
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保形ALD沉積（d） |
在凹凸表面（如柵極溝槽）均勻沉積介質(zhì)/金屬，且不破壞2D材料活性 |
2D材料表面惰性導(dǎo)致成核困難，需開(kāi)發(fā)新型前驅(qū)體及表面活化技術(shù) |
3. 工藝協(xié)同性意義· 三維集成關(guān)鍵：b–d環(huán)節(jié)的突破是實(shí)現(xiàn)2D材料從單層器件（LAB階段）向三維堆疊量產(chǎn)（FAB階段）躍遷的基礎(chǔ)；
· 多學(xué)科交叉：涉及材料生長(zhǎng)（b）、刻蝕工程（c）、原子級(jí)沉積（d），需協(xié)同優(yōu)化以解決"材料-工藝-器件"匹配問(wèn)題。
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圖3 | 二維半導(dǎo)體器件的接觸結(jié)構(gòu)、性能基準(zhǔn)與測(cè)量方法
a. 二維半導(dǎo)體三類接觸策略
按接觸結(jié)構(gòu)分類的電流注入路徑示意圖（紅色箭頭指示電流方向）。
b. MoS? FET接觸電阻基準(zhǔn)圖
展示載流子濃度與接觸電阻的關(guān)聯(lián)性，標(biāo)定四大優(yōu)化策略：
· 邊緣接觸（黃色區(qū)域）
· 溫和沉積（紫色區(qū)域）
· 摻雜工藝（綠色區(qū)域）
· 半金屬接觸（紅色區(qū)域）
（除邊緣接觸外，其余均為平面接觸結(jié)構(gòu)）
c. 接觸工藝優(yōu)缺點(diǎn)的雷達(dá)圖
對(duì)比物理氣相沉積（PVD）、化學(xué)氣相沉積（CVD）、原子層沉積（ALD）及電鍍（Plating）在二維FET接觸制備中的特性。
d. 接觸電阻測(cè)量標(biāo)準(zhǔn)
· 頂部：TLM法提取接觸電阻
綠色為正確案例，紅色為錯(cuò)誤案例；線性擬合截距為2R<sub>C</sub>（接觸電阻），斜率為R<sub>sh</sub>（方塊電阻），溝道電阻R<sub>ch</sub> = R<sub>sh</sub> × L<sub>ch</sub>。
· 中部：輸出特性驗(yàn)證
良好接觸需呈現(xiàn)線性輸出曲線及高開(kāi)態(tài)電流（I<sub>on</sub>），綠色達(dá)標(biāo)，紅色未達(dá)標(biāo)。
· 底部：肖特基勢(shì)壘測(cè)量
通過(guò)變溫I-V曲線確定熱電子發(fā)射區(qū)，用阿倫尼烏斯方程計(jì)算勢(shì)壘高度；平帶條件下的低勢(shì)壘（綠色）是低接觸電阻的關(guān)鍵證據(jù)。
技術(shù)解析
1. 接觸策略的核心差異（圖3a-b）
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接觸類型 |
物理機(jī)制 |
優(yōu)化方向 |
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邊緣接觸 |
從二維材料邊緣垂直注入電流 |
降低載流子橫向輸運(yùn)損耗 |
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溫和沉積 |
減少高能粒子對(duì)材料晶格損傷 |
保持接觸界面完整性 |
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摻雜工藝 |
提高接觸區(qū)載流子濃度 |
削弱肖特基勢(shì)壘 |
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半金屬接觸 |
利用半金屬-半導(dǎo)體能帶匹配 |
實(shí)現(xiàn)準(zhǔn)歐姆接觸 |
? 技術(shù)瓶頸：邊緣接觸需亞10nm刻蝕精度，半金屬材料（如Bi）與CMOS工藝兼容性待驗(yàn)證
2. 工藝評(píng)估維度（圖3c雷達(dá)圖）
· PVD：高沉積速率但界面損傷大（等離子體轟擊）
· CVD：保形性優(yōu)但高溫限制后端集成
· ALD：原子級(jí)精度但前驅(qū)體易污染二維材料
· 電鍍：成本低但難以控制納米級(jí)厚度均勻性
? 趨勢(shì)判斷：業(yè)界傾向"ALD溫和沉積+原位摻雜"組合方案，平衡性能與量產(chǎn)需求
3. 接觸電阻量化標(biāo)準(zhǔn)（圖3d）
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驗(yàn)證層級(jí) |
核心判據(jù) |
物理意義 |
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TLM提取法 |
線性擬合R² > 0.99，截距為正 |
排除并聯(lián)電阻干擾 |
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輸出特性 |
線性區(qū)斜率恒定，無(wú)飽和電流早現(xiàn) |
接觸電阻遠(yuǎn)小于溝道電阻 |
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肖特基勢(shì)壘高度 |
Φ<sub>SBH</sub> < 50 meV（平帶條件） |
趨近理想歐姆接觸 |
? 行業(yè)警示：僅TLM數(shù)據(jù)達(dá)標(biāo)而輸出曲線異常（如紅色案例），可能隱藏界面缺陷或載流子陷阱
應(yīng)用價(jià)值
此基準(zhǔn)體系為二維器件工藝標(biāo)準(zhǔn)化提供三大支撐：
1、可重復(fù)性：統(tǒng)一TLM測(cè)量流程，規(guī)避文獻(xiàn)中RC值量級(jí)差異問(wèn)題；
2、工藝導(dǎo)向：雷達(dá)圖量化指標(biāo)驅(qū)動(dòng)沉積工藝創(chuàng)新（如開(kāi)發(fā)低溫ALD前驅(qū)體）；
3、產(chǎn)線兼容：將摻雜/半金屬接觸方案導(dǎo)入FAB產(chǎn)線，推動(dòng)二維器件商業(yè)化。
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圖4 | 二維多片層場(chǎng)效應(yīng)晶體管（2D Multisheet FET）的未來(lái)接觸策略
示意圖展示了二維半導(dǎo)體接觸形成的多種工藝路徑。當(dāng)前剝離工藝（lift-off） 因無(wú)法直接對(duì)二維半導(dǎo)體實(shí)施蝕刻而被廣泛應(yīng)用。然而，剝離工藝仍非工業(yè)應(yīng)用的終極解決方案。因此需開(kāi)發(fā)新型平臺(tái)，改造傳統(tǒng)剝離工藝中的金屬材料以適應(yīng)工業(yè)化需求。最終目標(biāo)是為二維多片層FET實(shí)現(xiàn)保形接觸金屬篩選技術(shù)，該技術(shù)可構(gòu)建凹陷式接觸（recessed contacts）。
技術(shù)解析
1. 當(dāng)前工藝瓶頸
· 蝕刻工藝禁用：二維半導(dǎo)體原子層結(jié)構(gòu)脆弱，直接蝕刻會(huì)導(dǎo)致材料損傷（如晶格破裂、電學(xué)性能退化）；
· 剝離工藝局限：
· ? 臨時(shí)性方案：通過(guò)光刻膠（PR）圖形化掩模沉積金屬，避免直接處理二維材料；
· ? 工業(yè)兼容性差：金屬剝離過(guò)程易產(chǎn)生邊緣毛刺，納米級(jí)對(duì)準(zhǔn)精度難滿足三維堆疊需求。
2. 未來(lái)突破方向
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技術(shù)目標(biāo) |
核心需求 |
工業(yè)價(jià)值 |
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工業(yè)適配平臺(tái)開(kāi)發(fā) |
改造金屬材料/沉積工藝（如低溫合金化） |
兼容CMOS產(chǎn)線，降低工藝溫度 |
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保形接觸金屬篩選 |
開(kāi)發(fā)與三維溝道緊密貼合的金屬沉積技術(shù) |
實(shí)現(xiàn)全環(huán)繞柵極結(jié)構(gòu)（GAA）接觸 |
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凹陷式接觸結(jié)構(gòu) |
在緩沖層蝕刻凹槽后填充接觸金屬 |
增大接觸面積，降低接觸電阻 |
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圖5 | 多種介質(zhì)集成方法的性能基準(zhǔn)
a. 二維TMD多片層FET的介質(zhì)沉積增強(qiáng)策略
展示提升二維過(guò)渡金屬硫化物（2D TMD）表面介質(zhì)沉積的關(guān)鍵技術(shù)路徑。
b. 漏電流與等效氧化層厚度（EOT）關(guān)系
符號(hào)代表不同集成方法的研究數(shù)據(jù),55,58,59,62–64,66–70]^。多數(shù)方法的漏電流水平滿足低功耗器件極限要求。
c. 亞閾值擺幅（SS）與EOT關(guān)系
顏色與符號(hào)編碼同圖5b參考文獻(xiàn)–56,58,59,62,66–70]^。分子插層與二維原生氧化物可在不增加漏電流的前提下降低EOT與SS值，因其形成無(wú)損界面的清潔接口；而等離子體/臭氧表面改性會(huì)誘發(fā)表面形變，導(dǎo)致SS值升高。金屬插層與金屬氧化物插層呈現(xiàn)顯著差異：
· *金屬插層：空氣暴露導(dǎo)致非受控氧化，形成非化學(xué)計(jì)量比與氧空位，增加界面陷阱；
· *金屬氧化物插層：充分氧化的蒸發(fā)源材料形成化學(xué)計(jì)量穩(wěn)定的界面層，實(shí)現(xiàn)可控界面；
· *介質(zhì)轉(zhuǎn)移技術(shù)：二維TMD與介質(zhì)保持完整表面，非晶Al<sub>2</sub>O<sub>3</sub>轉(zhuǎn)移亦可獲得與六方氮化硼、SrTiO<sub>3</sub>等晶體材料相當(dāng)?shù)臉O低SS值。
技術(shù)解析
1. 介質(zhì)集成策略分類（圖5a）
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策略類型 |
核心機(jī)制 |
界面特性 |
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分子插層 |
有機(jī)分子修飾表面能 |
無(wú)損傷，低界面缺陷密度 |
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二維原生氧化物 |
利用材料自身氧化層 |
天然匹配，無(wú)外延應(yīng)力 |
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等離子體/臭氧改性 |
強(qiáng)氧化劑活化表面 |
晶格損傷導(dǎo)致缺陷增多 |
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金屬插層 |
金屬薄膜作為過(guò)渡層 |
氧化不可控，穩(wěn)定性差 |
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金屬氧化物插層 |
預(yù)氧化金屬化合物沉積 |
化學(xué)計(jì)量穩(wěn)定，界面可控 |
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介質(zhì)轉(zhuǎn)移 |
獨(dú)立制備介質(zhì)層后轉(zhuǎn)移鍵合 |
界面潔凈度最高 |
2. 性能指標(biāo)關(guān)聯(lián)性（圖5b-c）· EOT-SS負(fù)相關(guān)：EOT減小（介質(zhì)層變?。┩ǔ?dǎo)致SS惡化，但分子插層/原生氧化物通過(guò)抑制界面態(tài)打破此限制；
· 漏電流控制：所有方法均滿足低功耗要求（<10<sup>-2</sup> A/cm<sup>2</sup> @ 1V），證明二維介質(zhì)集成的可行性；
· 最優(yōu)工藝組合：分子插層+介質(zhì)轉(zhuǎn)移技術(shù)實(shí)現(xiàn)超低SS（<70 mV/dec）與超薄EOT（<1 nm）協(xié)同優(yōu)化。
延伸關(guān)聯(lián)
· *與器件縮放律銜接：EOT<1 nm 突破相當(dāng)于硅基1nm節(jié)點(diǎn)等效氧化層厚度，為二維器件延續(xù)摩爾定律奠定基礎(chǔ)；
· *材料創(chuàng)新方向：二維原生氧化物（如MoO<sub>x</sub>）因自限制生長(zhǎng)特性，成為替代高κ介質(zhì)的最具潛力方案。
二維過(guò)渡金屬硫化物（2D TMD）作為新型半導(dǎo)體材料，其產(chǎn)業(yè)化面臨三大挑戰(zhàn)：材料穩(wěn)定性方面需解決范德華界面粘附性問(wèn)題，開(kāi)發(fā)新型原子層沉積界面層；工藝兼容性要求優(yōu)化傳統(tǒng)CMOS工藝參數(shù)以避免損傷二維材料；性能方面需克服高介電材料邊界陷阱導(dǎo)致的遲滯效應(yīng)。當(dāng)前研究重點(diǎn)包括：開(kāi)發(fā)低溫原子層沉積工藝和金屬封裝技術(shù)以增強(qiáng)穩(wěn)定性；建立缺陷量化標(biāo)準(zhǔn)并采用原位表征方法控制缺陷；通過(guò)隔離柵設(shè)計(jì)和低阻接觸方案創(chuàng)新器件結(jié)構(gòu)。未來(lái)突破方向在于構(gòu)建"材料-工藝-器件"協(xié)同體系，包括晶圓級(jí)單晶生長(zhǎng)技術(shù)、專用設(shè)計(jì)規(guī)則庫(kù)開(kāi)發(fā)以及與硅基工藝的三維集成。預(yù)計(jì)通過(guò)產(chǎn)業(yè)鏈協(xié)同創(chuàng)新，可在5-8年內(nèi)實(shí)現(xiàn)從實(shí)驗(yàn)室到產(chǎn)線的跨越。該領(lǐng)域發(fā)展需要材料科學(xué)、工藝工程與器件物理等多學(xué)科交叉創(chuàng)新，最終實(shí)現(xiàn)2D TMD在先進(jìn)半導(dǎo)體器件中的規(guī)模化應(yīng)用。https://doi.org/10.1038/s41565-024-01695-1
這篇文獻(xiàn)在二維過(guò)渡金屬硫化物（2D TMD）半導(dǎo)體器件領(lǐng)域提出了三個(gè)關(guān)鍵創(chuàng)新點(diǎn)：
首先，在材料工程方面，創(chuàng)新性地提出"納米霧/TMA soak"界面處理技術(shù)，突破了傳統(tǒng)ALD工藝在2D材料上的雙面保形沉積難題，解決了范德華力導(dǎo)致的界面粘附性問(wèn)題。其次，在工藝集成方面，開(kāi)發(fā)了低溫（<200℃）原子層沉積工藝與圖案化金屬封裝技術(shù)，顯著提升了2D材料在標(biāo)準(zhǔn)CMOS工藝流程中的穩(wěn)定性。第三，在器件物理層面，首次建立了2D TMD全通道缺陷量化標(biāo)準(zhǔn)，并創(chuàng)新性地采用隔離柵結(jié)構(gòu)設(shè)計(jì)，將等效氧化層厚度（EOT）縮減至0.7nm以下，同時(shí)實(shí)現(xiàn)了高遷移率與理想開(kāi)關(guān)比。這些創(chuàng)新為2D材料從實(shí)驗(yàn)室走向產(chǎn)業(yè)化提供了關(guān)鍵技術(shù)路徑。
轉(zhuǎn)自《石墨烯研究》公眾號(hào)
